CPU给出主存地址。
根据主存地址的缓存行位找到对应的缓存行。
对比缓存行和主存地址的tag位，并观察缓存行的有效位，
- 若tag相等，valid位为1，则缓存行hit。
  根据主存地址低位的块内地址在缓存行内锁定相应的存储单元并存取信息。
- 若tag不相等，或valid为0，则缓存行miss。
  cpu从主存读出主存地址的信息，送到缓存行，并设置tag位，将有效位置为1。同时将数据送到zpu。

2.2.4 主存块全相联映射到缓存行

每个主存块映射到缓存的任意行。

主存块号全部作为tag位映射，如 图 2.3 所示。

图 2.3

2.2.5 主存块组相联映射到缓存行

每个主存块映射到缓存固定组的任意行中。

全相联映射是将主存地址映射到缓存某个固定组内。如图 图 2.4 所示。

图 2.4

2.2.6 cache line

图 2.5 展示了一条bank的cache line位置示意图。

图 2.5

在 图 2.5 中： cache line的大小是0x10
cache bank的大小是0x100

对于地址0x000的cache line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0x000 % 0x100) / 0x10
         = 0

对于地址0x010的cache line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0x10 % 0x100) * 0x10
         = 1

对于地址0xn0的cache_line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0xn0 % 0x100) / 0x10
         = n

对于物理地址超出一个bank大小的cache，使用两个bank。图 2.6 给出了两个bank的例子。

图 2.6

在 图 2.6 中： cache line的大小是0x10
cache bank的大小是0x200

对于地址0x000的cache line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0x000 % 0x200) * 0x10
         = 0

对于地址0x010的cache line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0x10 % 0x200) * 0x10
         = 1

对于地址0xn0的cache_line位置是：

map_addr = (ph_addr % cb_size) * cl_size
         = (0xn0 % 0x200) * 0x10
         = n

第3章缓存的一致性问题

缓存中的数据就是主存块的副本。当对缓存中的数据进行更新时，就存在缓存和主存如何保持一致性的问题。

3.1 缓存读写

对于读事务，根据目标地址的数据是否在缓存中有副本，分为hit和miss两种：

hit：
CPU想要读取的数据在cache中，可以直接从cache中读取。
miss：
CPU想要读取的数据不在cache中，需要从主存中读取，读取之后的行为有两种：
- Read Through：
  从主存中读取的数据，不缓存到cache。
- Read allocate：
  从主存中读取的数据，同时缓存到cache。

对于写事务，根据目标地址的数据是否在缓存中有副本，分为hit和miss两种：

hit：
- Write Through：
  将数据同时写到主存和cache中。
- Write back：只将数据写到cache中，只有当缓存行被失效或重新分配时，此类数据才回写到主存中。
miss：
- Write allocate：
  先将数据写到主存，然后为其分配一个缓存行。
- No write allocate：
  直接将数据写到主存。

不推荐write back搭配 write no allocate。前者只将数据写到缓存，后者只将数据写到主存，后续该地址的每一次访问都会是miss。

一般write back搭配 write allocate使用。前者先将数据写到缓存，后者将数据写到主存又写到缓存，因此在第二次访问时一定会hit。

write through可以搭配 write allocate或write no allocate。

@startuml
group 读 
    group hit
        CPU <- Cache:Read
    end

    group miss 
        group Read Allocate
            Cache <- mem: Read
            CPU <- mem: Read
        end
        group Read Through
            CPU <- mem: Read
        end
    end
end


group 写
    group hit 
        group Write through
            CPU -> Cache:Write
            CPU -> mem:Write
            note over Cache #aqua
              Write Through or
              Write Back
            end note
        end
        group Write back
            CPU -> Cache :Write
            note over Cache #aqua
              Write Allocate
            end note
        end
    end

    group miss 
        group Write Allocate 
            CPU -> mem: Write
            CPU -> Cache : Write
        end
        group Write no Allocate
            CPU -> mem: Write
        end
    end
end
@enduml

3.2 缓存的一致性操作

cache数据一致性操作：

clean：
- 操作：
  检查 dirty flag，如果是dirty，则把cache line 的数据写到主存中，并清除 dirty， cache line仍然是valid状态。
- 应用场景：
  cache数据被cpu更新；
  某个模块需要读取这条数据，需要先clean，与其他数据保持一致。再让需求模块读取。
invalid：
- 操作：
  清除 valid flag，cache line中的数据直接丢掉，不写入mem。
- 应用场景：
  某个模块修改了终端的地址，cpu需要invalid缓存中该地址的数据，强制下次读取从主存获取数据。
flush：
- 操作：
  对cache line先clean，再invalid。
- 应用场景：应用数据的大幅度切换。

彻底搞懂 Cache

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